电子技术基础数字部分第五版康光华主编第1~6章章节详细习题答案

第一章习题答案

1.1.4 一周期性信号的波形如图题1.1.4所示，试计算：（1）周期；（2）频率；（3）占空比

0解：

12图题1.1.41112（ms）

周期T=10ms 频率f=1/T=100Hz

占空比q=tw/T×100%=1ms/10ms×100%=10%

-4

1.2.2 将下列十进制数转换为二进制数、八进制数和十六进制数，要求误差不大于2： （1）43 解：

（2）127

（3）254.25

（4）2.718

1. 转换为二进制数：

（1）将十进制数43转换为二进制数，采用“短除法”，其过程如下：

2 43 ?????????余1??b02 21 ?????????余1??b12 10 ?????????余0??b22 5 ?????????余1??b32 2 ?????????余0??b42 1 ?????????余1??b50从高位到低位写出二进制数，可得（43）D=（101011）B

低位高位

（2）将十进制数127转换为二进制数，除可用“短除法”外，还可用“拆分比较法”较为简单： 因为27=128，因此（127）D=128-1=27-1=（1000 0000）B-1=（111 1111）B

（3）将十进制数254.25转换为二进制数，

整数部分（254）D=256-2=28-2=（1 0000 0000）B-2=（1111 1110）B 小数部分（0.25）D=（0.01）B （254.25）D=（1111 1110.01）B （4）将十进制数2.718转换为二进制数 整数部分（2）D=（10）B

小数部分（0.718）D=（0.1011）B 演算过程如下：

0.718×2=1.436??1??b-1高位0.436×2=0.872??0??b-20.872×2=1.744??1??b-30.744×2=1.488??1??b-40.488×2=0.976??0??b-50.976×2=1.952??1??b-6低位

要求转换误差小于2，只要保留小数点后4位即可，这里算到6位是为了方便转换为

-4

8进制数。

2. 转换为八进制数和十六进制数

（1）（43）D=（101011）B=（53）O=（2B）H

（2）（127）D=（1111111）B=（177）O=（7F）H （3）（254.25）D=（11111110.01）B=（376.2）O=（FE.4）H

（4）（2.718）D=（10.101101）B=（2.55）O=（2.B）H 1.2.6 将下列十六进制数转换为十进制数：（1）（103.2）H；（2）（A45D.0BC）H 解：

（1）（103.2）H =1×16+3×16+2×16=（259.125103.2）D

（2）（A45D.0BC）H =10×163+4×162+5×161+13×160+11×16-2+12×16-3

=(42077.0459）D

2

0

-1

1.3.3 试用8位二进制补码计算下列各式，并用十进制表示结果。 （1）12+9 （2）11-3 （3）-29-25 （4）-120+30

解： （1）12+9=（12）补+(9)补=（0000 1100）B+（0000 1001）B=（0001 0101）B=21 （2）11-3=（11）补+(-3)补=（00001011）B+（11111101）B=（00001000）B=8

（3）-29-25=（-29）补+(-25)补=（11100011）B+（11100111）B=（11001010）B=-54 （4）-120+30=（-120）补+(30)补=（10001000）B+（00011110）B=（10100110）B=-90 1.3.4试用8位二进制补码计算下列各式，判断有无溢出并说明原因：

（1）-70h-20h （2）70h+95h 解：（1）-70h-20h=（-70h）补+(-20h)补=（1001 0000）B+（1110 0000）B=（0111 0000）B

1 0 0 1 0 0 0 0 + 1 1 1 0 0 0 0 01 0 1 1 1 0 0 0 0

进位被舍掉，8位结果为（0111 0000）B

判断：次高位向最高位没有进位，而最高位向上有进位，因此有溢出。 理解：因为-70h与-20h的和为-90h（-144），超出了8位二进制补码的表示范围（-128~+127），所以有溢出。从结果上看，两个负数相加，而得到的结果为正数，产生了溢出错误。 （2）70h+20h=（70h）补+(20h)补=（0111 0000）B+（0010 0000）B=（1001 0000）B

0 1 1 1 0 0 0 0 + 0 0 1 0 0 0 0 01 0 0 1 0 0 0 0

判断：次高位向最高位有进位，而最高位向上没有进位，因此有溢出。

理解：因为70h与20h的和为90h（144），超出了8位二进制补码的表示范围（-128~+127），所以有溢出。从结果上看，两个正数相加，而得到的结果为负数，产生了溢出错误。 1.4.1将下列十进制数转换为8421BCD码：（1）43 （2）127 （3）254.25 （4）2.718 解：将每位十进制数用4位8421BCD码表示，并填入原数中相应的位置，即可得到其8421BCD码： （1）（43）D=（0100 0011）8421BCD

（2）（127）D=（0001 0010 0111）BCD （3）（254.25）D=（0010 0101 0100.0010 0101）BCD （4）（2.718）D=（0100.0111 0001 1000）BCD

1.6.1在图题1.6.1中，已知输入信号A、B的波形，画出各门电路输出L的波形。

ABABL（a）&LABABL=L（b）图题1.6.1

1.6.1

第一章习题

1.1.4 1.2.2 1.2.6 (1) 1.3.3 (2) (3) 第二章习题答案

2.1.1 用真值表证明下列恒等式 （2）（A+B）(A+C)=A+BC 证明：列真值表如下： A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 C 0 1 0 1 0 1 0 A+B 0 0 1 1 1 1 1 A+C 0 1 0 1 1 1 1 BC 0 0 0 1 0 0 0 (A+B)(A+C) 0 0 0 1 1 1 1 A+BC 0 0 0 1 1 1 1 1.4.1

1 1 1 1 1 1 1 根据真值表，(A+B)(A+C)和A+BC的真值表完全相同，因此等式(A+B)(A+C)=A+BC成立。

2.1.3 用逻辑代数定律证明下列等式：

（3）A?ABC?ACD?(C?D)E?A?CD?E 证明：

A?ABC?ACD?(C?D)E?A?ACD?CDE?A?CD?CDE?A?CD?E

2.1.4用代数法化简下列各式 （4）

AB?ABC?A(B?AB)?A(B?BC)?A(B?A)?A(B?C)?A?A?(B?C)?A?A?A?BC?1?BC?1?0

2.1.5将下列各式转换成与或形式 （2）

A?B?C?D?C?D?A?D?(A?B)(C?D)?(C?D)(A?D)?AC?AD?BC?BD?AC?CD?AD?D ?AC?BC?AD?BD?CD?D?AC?BC?D

2.1.7 画出实现下列逻辑表达式的逻辑电路图，限使用非门和二输入与非门。 （1）L=AB+AC

解：先将逻辑表达式化为与非-与非式：

L?AB?AC?AB?AC?AB?AC

根据与非-与非表达式，画出逻辑图如下：

BAC&&&

L2.1.8 已知逻辑函数表达式为L?AB?AC，画出实现该式的逻辑电路图，限使用非门和二输入或非门。

解：先将逻辑函数化为或非—或非表达式

L?AB?AC?AB?AC?A?B?A?C

根据或非—或非表达式，画出逻辑图如下：

BACL1≥1≥11L

1≥1另一种做法：用卡诺图化简变换为最简或与式

BCA00011110001101100A+B

A+C1L?(A?C)(A?B)?(A?C)(A?B)?A?C?A?B

根据或非—或非表达式，画出逻辑图如下：

CA1≥1≥1≥1

LB12.2.1将下列函数展开为最小项表达式 （1）

L?ACD?BCD?ABCD?A(B?B)CD?ABCD?(A?A)BCD?ABCD?ABCD?ABCD?ABCD?ABCD?ABCD??m(2,9,10,13,15)

（2）L?A(B?C)

L?A(B?C)?AB?AC?AB(C?C)?A(B?B)C?ABC?ABC?ABC?ABC?ABC?ABC?ABC??m(0,2,3)

L?L??m(1,4,5,6,7)

2.2.3用卡诺图化简下列各式

(1) ABCD?ABCD?AB?AD?ABC 解：由逻辑表达式作卡诺图如下：

LCDAB00011110000000010111011001011ADAB

AC101

由卡诺图得到最简与或表达式如下： L?AB?AC?AD

(5)L(A,B,C,D)??m(0,1,2,5,6,8,9,10,13,14)

解：由逻辑表达式作卡诺图如下：

LCDAB00011110001101010110111000111B DCD101由卡诺图得到最简与或表达式如下：

L(A,B,C,D)?BD?CD?CD

CD

(7) L(A,B,C,D)??m(0,13,14,15)??d(1,2,3,9,10,11)

解：由逻辑表达式作卡诺图如下：

LCDAB00011110001╳╳╳A B01011010001╳01╳01╳AD

由卡诺图得到最简与或表达式如下：

L(A,B,C,D)?AB?AC?AD

AC

第三章作业答案

3.1.2（2）求74LS门驱动74ALS系列门电路的扇出数

解：首先分别求出拉电流工作时的扇出数NOH和灌电流工作时的扇出数NOL,两者中的最小值就是扇出数。

从教材附录A可查得74LS系列门电路的输出电流参数为IOH=0.4mA,IOL=8mA，74ALS系列门电路的输入电流参数为IIH=0.02mA,IIL=0.1mA

拉电流工作时的扇出数NOH?IOHIIHIOLIIL?0.4mA0.02mA8mA0.1mA?20

灌电流工作时的扇出数NOL???80

因此，74LS门驱动74ALS系列门电路的扇出数NO为20。 3.1.4已知图题3.1.4所示各MOSFET管的∣VT∣=2V，忽略电阻上的压降，试确定其工作状态（导通或截止）。

解：图（a）和（c）为N沟道场效应管，对于图（a），VGS=5V>VT,因此管子导通 对于图（c），VGS=0V

图（b）和（d）为P沟道场效应管，对于图（b），VGS=5V-5V=0>VT,因此管子截止 对于图（d），VGS=0V-5V=-5V

3.1.12试分析图题3.1.12所示的CMOS电路，说明他们的逻辑功能。

解：从图上看，这些电路都是三态门电路，分析这类电路要先分析使能端的工作情况，然后再分析逻辑功能。

（a）当EN=0时，TP2和TN2均导通，由TP1和TN1组成的反相器正常工作，L?A；

当EN=1时，TP2和TN2均截止，此时无论输入端A为高电平还是低电平，输出端均为因此该电路为低电平使能三态非门。

高阻态；

L?A；（b）当EN=0时，或门的输出为A，TP2导通，由TP1和TN1组成的反相器正常工作，

当EN=1时，或门的输出为0,TP2和TN1均截止，此时无论输入端A为高电平还是低电因此该电路为低电平使能三态缓冲器。

平，输出端均为高阻态；

L?A；（c）当EN=1时，TN2导通，与非门的输出为A，由TP1和TN1组成的反相器正常工作，

当EN=0时，与非门的输出为1,TP1和TN2均截止，此时无论输入端A为高电平还是低

电平，输出端均为高阻态；

因此该电路为高电平使能三态缓冲器。

（d）当EN=0时，传输门导通，由TP1和TN1组成的反相器正常工作，L?A；

当EN=1时，传输门截止，此时无论输入端A为高电平还是低电平，输出端均为高阻

态； 因此该电路为低电平使能三态非门。

3.1.14由CMOS传输门构成的电路如图题3.1.4所示，试列出其真值表，说明该电路的逻辑功能。

解：当CS=1时，4个传输门均处于高阻状态，当CS=0时，传输门的状态由输入A和B决定，当A=B=0时，TG1和TG2导通，TG3和TG4截止，L=1。依次分析电路可得到真值表如下：

CS 1 0 0 0 0

A ╳ 0 0 1 1

B ╳ 0 1 0 1

L 高阻态 1 0 0 0

根据真值表可得到L?A?B,因此，该电路实现低电平使能的二输入或非逻辑功能。

3.5.1 试对图题3.5.1所示的逻辑门进行变换，使其可以用单一的或非门实现。 解：

ABCD≥1 &≥1LABCD≥1 &≥1LABCD≥1≥1≥1L

3.6.1 当CMOS和TTL两种门电路相互连接时，要考虑哪几个电压和电流参数？这些参数应满足怎样的关系？

解：当CMOS和TTL两种门电路相互连接时，需要考虑驱动门的输出电压VOH(min)、VOL(max)和电流值IOH(max) 、IOL(max)与负载门的输入电压VIH(min)、VIL(max)和电流值IIH(max) 、IIL(max)

驱动门和负载门是否匹配要考虑两个方面的因素，首先是驱动门的输出电压必须满足负

载门输入高低电平的范围，即

VOH(min) ≥ VIH(min) VOL(max) ≤ VIL(max)

其次，驱动门必须为负载门提供足够的灌电流和拉电流，即

IOH(max) ≥ IIH(total) IOL(max) ≥ IIL(total)

如果上述条件都满足，则两种门电路可以直接相互连接。

3.6.7设计一个发光二极管（LED）驱动电路，设LED的参数为VF=2.5V,ID=4.5mA;若VCC=5V，当LED发光时，电路的输出为低电平。选择集成电路的型号，并画出电路图。

解：根据题意，当LED发光时，电路的输出为低电平，并且ID=4.5mA，因此选用器件的低

电平输出电流IOL(max)必须大于4.5mA，查附录A得知，CMOS门电路的IOL(max)小于4.5mA，不能使用，而TTL门电路的IOL(max)为8mA，符合要求，因此，可以选用74LS系列TTL门电路作为该发光二极管的驱动门电路。电路图如下：

74LS系列TTL门电路的VOL(max)=0.5V 电路中的限流电阻最小值为

R?VCC?VF?VOL(max)ID?(5?2.5?0.5)V4.5mA?444?

R LED vI 1 VCC

我们选用标准电阻值系列R=470Ω

第四章习题答案

4.1.4 试分析图题4.1.4所示逻辑电路的功能。

解：（1）根据逻辑电路写出逻辑表达式：L?(A?B)?(C?D) （2）根据逻辑表达式列出真值表：

A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 A?B C?D L 0 1 1 0 1 0 0 1 1 0 0 1 0 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0

由真值表可知，当输入变量ABCD中有奇数个1时，输出L=1，当输入变量中有偶数个1时，输出L=0。因此该电路为奇校验电路。

4.2.5 试设计一个组合逻辑电路，能够对输入的4位二进制数进行求反加1 的运算。可以用任何门电路来实现。

解：（1）设输入变量为A、B、C、D，输出变量为L3、L2、L1、L0。 （2）根据题意列真值表：

输 入 A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 L3 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 输 出 L2 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 L1 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 L0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

（3）由真值表画卡诺图

CDAB00011110000111100101110011001100L3CDAB0001111000011110

L20110100110011001

CDAB00011110000101010110100111000111

L1CDAB00011110000111100000111111110000L0（4）由卡诺图化简求得各输出逻辑表达式

L3?AB?AC?AD?ABCD?A(B?C?D)?A(B?C?D)?A?(B?C?D) L2?BC?BD?BCD?B(C?D)?B(C?D)?B?(C?D)

L1?CD?CD?C?D

L0?D

（5）根据上述逻辑表达式用或门和异或门实现电路，画出逻辑图如下：

ABC≥1=1L3≥1=1L2D=1L1L0

4.3.1判断下列函数是否有可能产生竞争冒险，如果有应如何消除。 （2）L2(A,B,C,D)?（4）L4(A,B,C,D)??m(5,7,8,9,10,11,13,15) ?m(0,2,4,6,12,13,14,15)

解：根据逻辑表达式画出各卡诺图如下：

CDAB00011110001001011111100010010110

L4CDAB00011110000111000011101110001L2101（2）L2?AB?BD，在卡诺图上两个卡诺圈相切，有可能产生竞争冒险。

消除办法：在卡诺图上增加卡诺圈（虚线）包围相切部分最小项，使L2?AB?BD?AD，可消除竞争冒险。

（4）L4?AB?AD，在卡诺图上两个卡诺圈相切，有可能产生竞争冒险。

消除办法：在卡诺图上增加卡诺圈（虚线）包围相切部分最小项，使

L4?AB?AD?BD，可消除竞争冒险。

4.3.4 画出下列逻辑函数的逻辑图，电路在什么情况下产生竞争冒险，怎样修改电路能消除竞争冒险。 L(A,B,C?)(A?B)(?B C)解：根据逻辑表达式画出逻辑图如下：

AB1≥1&≥1

LC当A=C=0时，L(A,B,C)?BB，可能产生竞争冒险。 消除竞争冒险办法：

（1）将逻辑表达式变换为L(A,B,C)?AB?AC?BC,根据这个逻辑表达式组成的逻辑电路就不会产生竞争冒险。逻辑图如下：

A&1B&≥1LC&

（2）用卡诺图法在增加卡诺圈，包围卡诺圈相切部分，增加或与表达式中的或项

LBCA000111100010010111

得到L(A,B,C)?(A?B)(B?C)(A?C)，根据这个逻辑表达式组成的逻辑电路就不会产生竞争冒险。逻辑图如下：

AB1≥1C≥1&L≥1

4.4.1 优先编码器CD4532的输入端I1=I3=I5=1,其余输入端均为0，试确定其输出端Y2Y1Y0。

解：优先编码器CD4532的输入端除Ii外，还有使能端EI，由于EI=0，因此编码器不工作，其输出端Y2Y1Y0=000。

4.4.5 为了使74HC138译码器的第十脚输出低电平，试标出各输入端应置的逻辑电平。 解：查74HC138译码器的引脚图，第十脚为Y5,对应的A2A1A0=101，控制端E3、E2、E1分别接1、0、0，电源输入端Vcc接电源，接地端GND接地，如下图所示：

1 1 A0 VCC 16 VACC2 1 Y0 15 3 A2 Y1 14 4 E1 Y2 13 5 EE2 Y3 12 6 3 Y4 11 7 Y7 Y5 10 输出08 GND Y6 9

4.4.6 用74HC138译码器和适当的

逻辑门实

现函F?ABC?ABC?ABC?ABC。

解：用74HC138译码器实现逻辑函数，需要将函数式变换为最小项之和的形式

F?ABC?ABC?ABC?ABC?m0?m4?m6?m7

?m0?m4?m6?m7?Y0?Y4?Y6?Y7在译码器输出端用一个与非门，即可实现所要求的逻辑函数。逻辑图如下：

+5VEYEY7E12Y6Y5 &ZA74HC138Y4BA3CA2Y2A1Y10Y0

数

4.4.12 试用一片74x154译码器和必要的与非门，设计一个乘法器电路，实现2位二进制数相乘，并输出结果。

解：设2位二进制数分别为AB和CD，P3P2P1P0为相乘的结果，列出真值表如下：

输 入 输 出 A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 P3 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 P2 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 0 P1 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 P0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 1

由真值表可直接写出各输出端的最小项逻辑表达式：

P3?m15?Y15

P2?m14?m11?m10?m14?m11?m10?Y14?Y11?Y10 P1?m14?m13?m11?m9?m7?m14?m13m11?m9?m7?m6?Y14?Y13Y11?Y9?Y7?Y6

P0?m15?m13?m7?m5?m15?m13?m7?m5?Y15?Y13?Y7?Y5

用一片74x154和4个与非门即可实现所要求的乘法电路，逻辑电路图如下：

ABCDA3A2A1A0E1E074x154Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9Y10Y11Y12Y13Y14Y151&&&&P0P1P2P3

4.4.14 7段译码显示电路如图4.4.14（a）所示，对应图4.4.14（b）所示输入波形，试

确定显示器显示的字符序列。

解：当LE=0时，图4.4.14（a）所示译码器能正常工作，所显示的字符就是A3A2A1A0

所表示的十进制数,显示的字符序列为0、1、6、9、4。当LE由0跳变为1时，数字4被锁存，所以持续显示4。

4.4.21 应用74HC151实现如下逻辑函数：

（1）L?ABC?ABC?ABC （2）L?(A?B)?C

解：用74HC151实现逻辑函数，首先要将逻辑函数化成最小项的形式，根据最小项表达式确定数据输入端Di的取值，并注意变量的高低位与地址输入端的连接顺序。

（1）L?ABC?ABC?ABC?m4?m5?m1 与数据选择器74HC151的标准表达式相比较

Y?S2S1S0D0?S2S1S0D1?S2S1S0D2?S2S1S0D3?S2S1S0D4?S2S1S0D5?S2S1S0D6?S2S1S0D7?m0D0?m1D1?m2D2?m3D3?m4D4?m5D5?m6D6?m7D7

将L与Y比较可得：

D0=D2=D3=D6=D7=0，D1=D4=D5=1

将A、B、C分别与地址输入端S2、S1、S0连接，逻辑电路如图所示：

D7ED6YD5D4YD374HC151D2D1D0S2S1S010ABCL?ABC?ABC?ABC

（2）L?(A?B)?C?ABC?ABC?ABC?ABC?m1?m2?m4?m7 D0=D3=D5=D6= 0，D1=D2=D4=D7=1

D7ED6YD5D4YD374HC151D2D1D0S2S1S010ABCL?(A?B)?C

4.4.22 应用已介绍过的集成组合逻辑电路设计一个数据传输电路，其功能是在3位通道选择信号的控制下，将8个输入数据中的任何一个传送到相对应的输出端输出。

I0I1I7通道选择信号

Y0Y1Y7通道选择信号

解：应用教材中介绍的中规模组合逻辑电路8选1数据选择器74HC151和3线8线译码器74HC138（作为分配器使用）各一片组成数据传输电路，逻辑电路图如下：

+5VI7I6I5I4I3I2I1I0A2A1A0EY74HC151YEE1E2Y7Y6Y5Y474HC138Y3Y2Y1A2A1A0Y0S2S1S0

电路通过74HC151根据通道选择信号A2A1A0选择数据，通过74HC138分配至由A2A1A0

决定的输出端。

4.4.26 试用数值比较器74HC85设计一个8421BCD码有效性测试电路，当输入为8421BCD码时，输出为1，否则输出0。

解：8421BCD码的范围是0000~1001，即所有有效的8421BCD码均小于1010。用74HC85构成的测试电路如下图所示，将8421BCD码输入接A3A2A1A0，B3B2B1B0接1010，当输入的8421BCD码小于1010时，FA

BCD码输入A3A2A1A01010001IA>BIA=BIABL

4.4.33 试用若干片74x283构成一个12位二进制加法器画出连接图。 解：构成一个12位二进制加法器需要3片74x283以串行进位的方式进行连接，逻辑电路图如下所示：

A11B11A10B10A9B9A8B8A3B3A2B2A1B1A0B0COCO74x283（2）S3S2S1S0S11S10S9S8C-1A7B7A6B6A5B5A4B4A3B3A2B2A1B1A0B0CO74x283（1）S3S2S1S0S7S6S5S4C-1A3B3A2B2A1B1A0B0A3B3A2B2A1B1A0B0CO74x283（0）S3S2S1S0S3S2S1S0C-10

第五章作业答案

5.2.1 分析图题5.2.1所示电路的逻辑功能，列出功能表。

S1&QR1&图题5.2.1Q

解：方法（1） 将图题5.2.1所示电路与由与非门构成的基本RS锁存器比较，发现该电路与后者仅在信号输入端分别多了一个非门，而后者为低电平有效的基本RS锁存器，因此该电路为高电平有效的RS锁存器，功能表如下：

S 0 0 1 1 R 0 1 0 1 Q 不变 0 1 0 Q 锁存器状态 保持 0 1 不确定 不变 1 0 0 方法（2） 由逻辑电路图可以得到Q端和Q端的逻辑表达式

Q?S?Qn

Q?R?Q

根据上面的逻辑表达式，可以得到该锁存器的功能表如下所示：

（略，同上表）

5.3.1 触发器的逻辑电路如图题5.3.1所示，确定其属于何种电路结构的触发器，并分析工作原理。

D1?Q1?Q0D0?Q1nnn

（3）画出逻辑图如下：

CPC11DQ1Q1≥1C11DQ0Q0

(4) 检查自启动能力：将电路的无效状态01代入状态方程组，其次态为11，是电路的有效状态，因此，电路能够自启动。

6.5.11 试分析图题6.5.11所示电路，画出其状态图，说明是几进制计数器。

1 1 CP CR D0 D1 D2 D3 CETC T CE74HCT161 P ＞ CP Q0 Q1 Q2 Q3 PE & 1 解：该电路是由74HCT161用“反馈清零法”构成的计数器。设电路的初态为0000，在第十个脉冲作用后，Q3Q2Q1Q0=1010，这时Q3、Q1信号经与非门使74HCT161的异步清零端由1变为0，使整个计数器的状态回到0000，完成一个计数周期。此后，CR恢复为1，计数器又回到正常的计数状态。其中1010状态仅在极短的时间内出现，电路的基本状态只有十个0000~1001状态，状态图如下：

00001010100100010010001101001000该电路为十进制计数器。

011101100101

6.5.15 试用74HCT161设计一个计数器，其计数状态为自然二进制数1001~1111。

解： 要设计的计数器计数状态为自然二进制数1001~1111，即在计数过程中要跳过0000~1000九个状态而保留1001~1111七个状态。可用“反馈置数法”实现：令74HCT161

的D3D2D1D0=1001，并将进位信号TC经反相后接到并行置数使能端PE上。当Q3Q2Q1Q0=1111时，TC=1使PE=0有效，这样，在下一个计数脉冲到达时，将1001置入计数器，从而实现1001~1111七个计数状态。逻辑电路图如下：

1 1 CP 1 1 0 0 1 CR D0 D1 D2 D3 CET TC CEP 74HCT161 ＞ CP Q0 Q1 Q2 Q3 PE 1

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